الهدف

  يتضمن هذا المقرر بشكل خاص الوصف المادي للدوائر المنطقية ودوائر الحاسوب و كيفية تمثيلها و تجميعها و يرتكز على استخدام لغة الوصف المادي Verilog VHDL)) 

المحتوى النظري

   االتصميم و التجميع الرقمي باستخدام Verilog
اساسيات لغة  Verilog  الوصفية  و منها:
افكار تصميم النماذج المتسلسلة بشكل هرمي (Hierarchical Modeling).
النماذج و المنافذ (Modules and Ports)
تمثيل مستوى البوابة      (Gate-Level Modeling)
تمثيل تدفق البيانات   (Dataflow Modeling)
التمثيل السلوكي للنماذج (Behavioral Modeling)
المهام و الدوال (Tasks and Functions)
بعض المفاهيم المتقدمة في لغة  Verilog  الوصفية  و منها:
التوقيت و التأخير الزمني.
تمثيل مستوى المفتاح (Switch-Level Modeling)
User-Defined, Primitives
موائمة لغة البرمجة (Programming Language Interface)
التجميع المنطقي باستخدام اللغة الوصفية Verilog HDL
 

المحتوى العملي

  إجراء تطبيقات معملية على وتصميم لأشكال هندسية ميكانيكية وكهربائية، وكذلك رسومات وتصاميم مدنية ومعمارية، وتجميعها في لوحات قياسية في أشكال تمارين.
تطبيقات معملية لجميع الأوامر المذكورة بالجزء النظري.
 

المراجع

  Peter J. Ashenden, “The VHDL Cookbook”, First Edition, 1990.
 J. Bhasker, “A VHDL Synthesis Primer”, Second Edition, Star Galaxy Publishing, 1998